Summary

复习提纲

从零到一

数制

二进制、八进制、十进制、十六进制、位置计数法

字节、半字、全字

编码:源码、补码

位扩展:符号位扩展、零扩展

逻辑门:基本门电路的功能与符号

组合逻辑设计

概论

结点和模块、组合逻辑电路定义、组合逻辑电路的特征

布尔代数

公理和定理、对偶规则、定理的证明、最小项、最大项、最小项和最大项的关系、标准与或式和标准或与式、标准与或式和标准或与式的关系、布尔表达式和真值表之间的转换、卡诺图、无关项

由布尔表达式绘制原理图

推气泡

非法值X、赋空值Z、三态缓冲器

组合逻辑电路的设计

原理及应用

编码器、译码器(总线、实现复杂逻辑)、多路选择器(实现复杂逻辑)

时序

传播延迟与最小延迟、关键路径与最短路径

基于硬件描述语言的组合逻辑电路模块设计

SystemVerilog HDL语言基础:程序的基本结构、语法要素

建模方法:行为建模、结构化建模、参数化建模

模块设计:多路选择器、译码器和编码器、算术电路

时序逻辑设计

引言:时序逻辑电路概念与特征

锁存器和触发器

双稳态电路、SR锁存器、D锁存器、D触发器、寄存器

同步逻辑设计

同步逻辑电路的概念和结构特征

有限状态机

有限状态机设计、Moore和Mealy型状态机、状态编码、由电路图导出状态机

时序问题:建立时间、保持时间

时序逻辑模块

寄存器与锁存器、非阻塞赋值语句、计数器、移位寄存器、有限状态机

存储器

数据、地址、深度、宽度、字长、容量

复习章节

教材(以下章节均为教材章节):

1.5 逻辑门

1.7.4 nMOS和pMOS

1.7.5 CMOS非门

1.7.6 其他CMOS逻辑门

2.6 X和Z

2.7 卡诺图

2.8 组合逻辑电路模块

2.9 组合逻辑电路时序

3.2 锁存器和触发器

3.3 同步逻辑设计

3.4.1~3.4.3 有限状态机

3.5.1~3.5.2 时序逻辑电路时序(建立时间和保持时间)

第四章 硬件描述语言

5.2 算术电路

5.4 时序电路模块

5.5 存储器阵列

6.2 汇编

6.3 机器语言

6.4 编程

(允许携带指令手册,会查手册看懂程序即可)

7.3 单周期处理器

主要掌握数据通路和控制单元

大题

卡诺图

状态机

复用器或二四译码器

代码题

时序约束

Points

  1. 补码就是源码按位取反后再+1——错

应该是除符号位外按位取反+1

  1. 蕴含项、主蕴含项、质主蕴含项

蕴含项:任意两个或两个以上的项的乘积都称作蕴含项

主蕴含项:如果从蕴涵项中移去任何一个变量,所得的乘积项不再是函数的蕴涵项,则这样的蕴含项称为主蕴涵项

质蕴含项:若函数的一个蕴涵项不是该函数中其他蕴涵项的子集,则此蕴涵项称为质蕴涵项

  1. 阻塞赋值主要用于实现组合逻辑电路,非阻塞赋值主要用于实现时序逻辑电路

  2. logic类型的变量会被综合为连线寄存器传输级电路

  3. x位行波进位加法器的传播延迟:x*t,其中t为全加器的延迟

  4. x为先行进位加法器的传播延迟:

  5. 在SystemVerilog模块中定义一个端口必须指明的要素有

    • 方向:Output / Input
    • 名字:变量名
  6. 时序逻辑电路在结构上必须有存储电路

  7. 一个n位寄存器可以构成最长计数器的长度是2n

  8. SRAN存储的信息在掉电后会立即丢失

    • Flash
    • SRAN
    • E2PROM
    • EPROM
  9. 在时序逻辑电路中,建立时间约束不可违反

    • 一旦违反电路将无法使用,只能重新设计——错;
    • 一旦违反,可以通过降频的方式来修正,但是这样会降低电路的性能。
  10. Mealy型状态机在绘制状态转换图时,输出信息表在线上

    Moore型状态机在绘制状态转换图时,输出信息表在状态结点(圆圈)中

  11. 在SystemVerilog中,可以使用always_latch过程块对锁存器进行建模

  12. MIPS指令集支持的寻址方式

    • 寄存器寻址
    • PC相对寻址
    • 基地址寻址
    • 不包括变址寻址
  13. MIPS指令集包括

    • J型指令
    • R型指令
    • I型指令
    • 不包括B型指令
  14. MIPS指令集的处理器是以字节为单位访问存储器

  15. 基于MIPS指令集的处理器是大端处理器

  16. 基于MIPS指令集是32位系统,即字长=4字节=32位

  17. 在SystemVerilog过程块中不可以对模块进行实例化声明